通道计数在设备初始化期间自动协商，并且可以被任一端点限制。 例如，单通道PCI Express（×1）卡可以插入多通道插槽（×4，×8等），初始化周期自动协商最高相互支持的通道数。 该链接可以动态地自动配置自己，以便使用较少的通道，在存在不良或不可靠的通道的情况下提供故障容限。 PCI Express标准定义了多个宽度的插槽和连接器：×1，×4，×8，×12，×16和×32。 这允许PCI Express总线服务于不需要高吞吐量的成本敏感型应用，以及诸如3D图形，网络（万兆以太网或多端口千兆位以太网）和企业级存储（SAS或光纤通道）等关键性能的应用。 像其他高数据速率串行互连系统一样，由于附加的传输鲁棒性（CRC和确认），PCIe具有协议和处理开销。
32位循环冗余校验码（在本上下文中称为链路CRC或LCRC）也附加到每个输出TLP的末尾。 2022年1月12日，PCI-SIG 组织正式发布了 PCIe 6.0 标准，速度达到了 64 GT / s。 2010年11月18日，PCI特别兴趣小组正式向其成员发布了完成的PCI Express 3.0规范，以便根据新版本的PCI Express构建设备。 考慮到現在顯示卡功耗的日益增加，PCIe而後在規範中改善了直接從插槽中取電的功率限制，×16的最大提供功率一度達到了75W，相對於AGP 8X介面有了很大的提升。
- PRSNT1#和PRSNT2#引脚必须稍短于其他引脚，以确保热插拔卡完全插入。
- 链接相对端的设备在向该设备发送交易时，会计算每个TLP从其帐户中消耗的信用数量。
- 如果发射机接收到NAK消息，或者在超时时间段到期之前没有接收到确认（NAK或ACK），则发射机必须重发所有缺少肯定确认（ACK）的TLP。
- 常见的显卡都是PCI-E 2.0标准的，制定于2007年，速率5GT/s，x16通道带宽可达8GB/s。
- PCIe比以前的标准有许多改进，包括更高的最大系统总线吞吐量，更低的I/O引脚数量和更小的物理尺寸，更好的总线设备性能缩放，更详细的错误检测和报告机制（高级错误报告，AER）和本机热插拔功能。
接收方向无效TLP的序列号发送一个否定的确认消息（NAK），请求重新发送该序列号的所有TLP。 如果接收的TLP通过LCRC检查并具有正确的序列号，则被视为有效。 链路接收器增加序列号（跟踪最后接收的良好TLP），并将有效的TLP转发到接收者的事务层。 ACK消息被发送到远程发射机，指示TLP被成功地接收（并且扩展了所有具有过去序列号的TLP）。 PCIe物理层（PHY，PCIEPHY，PCI Express PHY或PCIe PHY）规范分为两个子层，对应于电气和逻辑规范。 逻辑子层有时被进一步划分为MAC子层和PCS，尽管该划分不是PCIe规范的正式部分。
基於高速序列構架產生了很多傳輸標準，包括HyperTransport、InfiniBand、RapidIO和StarFabric等等。 這些標準均有業界的不同企業支援，背後也都有大量的資金投入標準的研究開發，所以每一標準都聲稱自己與眾不同，獨占優勢。 主要的差異在於可延伸性、靈活性與反應時間、單位成本的取捨平衡各不相同。 其中的一個例子是在傳輸包上增加一個複雜的頭資訊以支援複雜路由傳輸（PCI Express不支援這種方式）。 這樣的資訊增加降低了介面的有效頻寬也使傳輸更複雜，但是相應創造了新的軟體支援此功能。
pcie: PCIEPCIe 7.0
EMC公司最近更新的缓存策略巩固了固态PCI Express在服务器中的地位，并将和其他IT厂商一起为提升企业数据存储的效率扮演重要的角色。 该技术与Intel、IBM等业界巨头合作开发，可让图形处理单元、加密处理单元等协处理器更好地与中央处理器紧密相连。 除此之外，PCIe裝置能夠支援熱拔插以及熱交換特性，目前支援的三種電壓分別為+3.3V、3.3Vaux以及+12V。
在英特尔支持网站上提供了PCIe x1 Mini-Card插槽（通常与SATA端口复用）本机支持mSATA的台式机主板列表。 下表列出了PCI Express卡上边缘连接器每侧的导线。 PRSNT1#和PRSNT2#引脚必须稍短于其他引脚，以确保热插拔卡完全插入。 WAKE#引脚使用全电压唤醒计算机，但必须从备用电源拉高以指示卡是可以唤醒。 但是PCI Express flash是否从根本上影响了整个行业以及是否对典型的数据中心具有吸引力仍然值得讨论。 固态存储技术具有两面性，IT企业对新挑战还是抱有谨慎的态度。
在几乎所有现代（截至2012年）PC（从消费者笔记本电脑和台式机到企业数据服务器）中，PCIe总线作为主要的主板级互连，将主机系统处理器与集成外设（表面贴装IC）连接起来，和附加外设（扩展卡）。 在大多数这些系统中，PCIe总线与一个或多个传统PCI总线共存，以便与大量传统PCI外设的向后兼容。 在接收端，接收的TLP的LCRC和序列号都在链路层中被验证。 如果LCRC检查失败（指示数据错误）或序列号超出范围（从上一次有效接收到的TLP不连续），则坏TLP以及在坏TLP之后接收的任何TLP，被认为是无效和被丢弃。
一些笔记本电脑（特别是华硕Eee PC，苹果MacBook Air以及戴尔mini9和mini10）使用PCI Express迷你卡作为固态硬盘。 该变体使用预留和几个非保留引脚来实现SATA和IDE接口直通，只保留USB，地面线，有时候还有核心PCIe×1总线保持不变。 这使得“miniPCIe”闪存和固态驱动器出售上网本大部分与真正的PCI Express Mini实现不兼容。 由于尺寸不同，PCI Express迷你卡与标准全尺寸PCI Express插槽不兼容; 然而，存在允许它们在全尺寸插槽中使用的被动适配器。
2013年9月，PCI Express 3.1规格已经宣布在2013年底或2014年初发布，在三个方面整合了PCI Express 3.0规范的各种改进：电源管理，性能和功能它于2014年11月发布。 此更新的规范包括澄清和几项改进，但与PCI Express 1.0a完全兼容。 截至2013年，PCI Express版本4已经起草，预计在2017年将达到最终规格。 在2016年PCI SIG的年度开发者大会上和英特尔开发者论坛上，Synopsys展示了一款在PCIe 4.0上运行的系统，而Mellanox提供了一个合适的网卡。 PCI Express迷你卡的尺寸为全迷你卡的30×50.95毫米（宽度×长度）。
优点是这样的插槽可以容纳更大范围的PCI Express卡，而不需要主板硬件来支持全传输速率。 Thunderbolt由英特尔和苹果公司共同开发，作为将DisplayPort端口组合在一起的通用高速接口，最初旨在成为全光纤接口，但由于创建消费者友好的光纤互连大多数早期实现是混合铜纤维系统。 一个显着的例外，Sony VAIO Z VPC-Z2使用带有光学组件的非标准USB端口连接到外置PCIe显示适配器。 苹果一直是2011年Thunderbolt采用的主要动力，尽管其他几家供应商已经宣布推出具有Thunderbolt的新产品和系统。 串行接口不会出现定时偏移，因为每个通道中每个方向只有一个差分信号，并且由于时钟信息嵌入在串行信号本身中，所以没有外部时钟信号。 在数字视频中，常用的例子有DVI，HDMI和DisplayPort。
物理PCI Express链路可能包含1个到32个通道，更精确地包括1,2,4,8,12,16或32个通道。 通道计数用“×”前缀（ 例如“×8”表示八通道卡或插槽），×16是常用的最大尺寸。 PCI Express 3.0基本规范版本3.0在多个延迟之后于2010年11月提供。 2007年8月，PCI-SIG宣布PCI Express 3.0将以每秒8吉比特的速度（GT / s）进行比特率，并且将与现有的PCI Express实现向后兼容。
PCI-SIG也期望规范将演进到500 MB / s，如PCI Express 2.0。 使用电缆PCI Express的一个例子是一个金属外壳，其中包含许多PCI插槽和PCI-to-ePCIe适配器电路。 实际连接到插槽的通道数量也可能少于物理槽大小所支持的数量。 一个例子是一个×16插槽可以运行×1、×2、×4、×8、×16的卡，当运行×4卡时只提供4条通道。 其规格可以读为“×16（×4模式）”，而“×size @×速度”符号（“×16 @×4”）也是常见的。
這種架構下需要軟體追蹤網路拓撲結構的變化以實現系統支援熱插拔。 InfiniBand和StarFabric標準即能實現這一功能。 較小的資訊包意味著包頭占用了包的更大百分比，這樣又降低了有效頻寬。 能實現此功能的標準是RapidIO和HyperTransport。 PCI Express取中庸之道，定位於設計成一種系統互連介面而非一種裝置介面或路由網路協定。
pcie: PCIEPCI-E 4.0
总体来说，为v2.0设计的显卡或主板将与另一个v1.1或v1.0a配合使用。 据了解，PCIe 4.0将以每秒16千兆位传输的速度移动数据，这是当前版本的两倍。 PCI-SIG主管的工程师，IBM的Al Yanes解释说，这可以通过使用更短时间发送大量数据的突发方法来实现当前电压水平的一半或四分之一。 结构是由连接一组组件的点对点链路组成，一个示例性结构拓扑如图1-2所示。 这个图说明了一个层次结构的单个结构实例，由一个根复合体组成，多个端点（I / O设备），交换机和PCI Express标准的 PCI / PCI-X桥接器，均通过PCI Express链路互连。
OCuLink版本2将具有高达16 GT / s（总共8GB / s×4通道），而Thunderbolt 3连接器的最大带宽为5GB / s。 可选连接器增加75 W（6引脚）或150 W（8引脚）+12 V电源，然后可以达到总共300 W（2×75 W + 1×150 W）。 一些卡使用两个8针连接器，但这还没有标准化，因此这种卡不能携带官方的PCI Express标志。 该配置允许总共375 W（1×75 W + 2×150 W），并且可能会通过PCI-SIG与PCI Express 4.0标准进行标准化。 8针PCI Express连接器可能与EPS12V连接器混淆，EPS12V连接器主要用于为SMP和多核系统供电。 由于后者的固有限制，包括半双工操作，超量信号计数以及由于定时偏移引起的固有的较低带宽，因此，传统的并行总线选择了绑定串行总线架构。
PCIe属于高速串行点对点双通道高带宽传输，所连接的设备分配独享通道带宽，不共享总线带宽，主要支持主动电源管理，错误报告，端对端的可靠性传输，热插拔以及服务质量等功能。 另一个例子是使数据包更短以减少延迟（如果总线必须作为存储器接口运行，则需要这样做）。 较小的数据包意味着数据包头消耗的数据包的百分比较高，从而降低了有效带宽。
pcie: PCIE
因應ACK/NAK流程的需要，必須實作出重新播送緩衝器（Replay Buffer）。 PCIe保證了相容性，支援PCI的作業系統無需進行任何更改即可支援PCIe總線。 PCI Express，簡稱PCI-E，官方簡稱PCIe，是電腦匯流排的一個重要分支，它沿用既有的PCI編程概念及訊號標準，並且構建了更加高速的串行通信系統標準。 由於PCIe是基於既有的PCI系統，所以只需修改實體層而無須修改軟體就可將現有PCI系統轉換為PCIe。 它作为每个传输的TLP的唯一标识标签，并被插入到出站TLP的头部。
英特尔公布的PCI Express（PIPE）PHY接口（58）定义了MAC / PCS功能分区以及这两个子层之间的接口。 PIPE规范还标识了物理介质连接（PMA）层，其中包括串行器/解串器（SerDes）和其他模拟电路;然而，由于SerDes实现在ASIC供应商之间差异很大，PIPE没有指定PCS和PMA之间的接口。 2022年1月27日，Rambus全球首个发布了完全符合PCIe 6.0的控制器，支持全部新特性，主要面向高性能计算、数据中心、人工智能与机器学习、汽车、物联网、国防、航空等高精尖领域。 该控制器支持PCIe 6.0 64GT/s传输数据率，x1通道即可带来8GB/s的单向物理带宽(相当于PCIe 4.0 x4)，x16则高达256GB/s，双向就是512GB/s。 像1.x一样，PCIe 2.0使用8b / 10b编码方案，因此每通道提供5 GT / s原始数据速率的有效4 Gbit / s最大传输速率。
在总线协议方面，PCI Express通信封装在数据包中。 两个设备之间的PCI Express链路可以由1个到32个通道组成。 在多通道链路中，分组数据在通道上条带化，并且峰值数据吞吐量与整个链路宽度成比例。
在这种编码方案中，每个八（未编码）有效载荷数据位被替换为发送数据的10（编码）比特，导致电带宽中的20%开销。 为了提高可用带宽，PCI Express 3.0版代替使用128b / 130b编码加扰。 128b / 130b编码依赖于加扰来限制数据流中相同数字串的运行长度，并确保接收机保持同步到发射机。
由于其共享总线拓扑，可以对单个方向上的PCI总线进行仲裁（在多个主机的情况下），并且一次限制为一个主机。 此外，旧的PCI时钟方案将总线时钟限制在总线上最慢的外设（不管总线事务中涉及的设备如何）。 相比之下，PCI Express总线链路支持任何两个端点之间的全双工通信，同时跨多个端点的并发访问没有固有的限制。 截至2013年，PCI Express已将AGP替换为新系统上显卡的默认界面。 AMD（ATI）和Nvidia自2010年以来发布的几乎所有型号的显卡都使用PCI Express。
PCI-SIG于2007年1月15日宣布推出PCI Express Base 2.0规范。 PCIe 2.0标准将PCIe 1.0至5 GT / s的传输速率提高了一倍，每通道吞吐量从250 MB / s上升到500 MB / s。 因此，32通道PCIe连接器（×32）可支持高达16 GB / s的总吞吐量。 新版本的Mini PCI Express，M.2替代了mSATA标准。
- 在物理层面上，PCI Express2.0使用8b / 10b编码方案来确保连续相同数字（零或1）的字符串的长度有限。
- 一個支援較多通道的裝置不能在支援較少通道的插槽上正常工作，例如x4介面的卡不能在x1的插槽上正常工作（插不入），但它能在x4的插槽上只建立1個傳輸通道（x1）。
- 然而，这样的解决方案受到笔记本电脑上可用的PCIe插槽的大小（通常只有x1）和版本的限制。
信用计数器是模块化计数器，消费信用与信用限额的比较需要模数运算。 这种方案的优点（与其他方法，如等待状态或基于握手的传输协议相比）是信用回报的延迟不会影响性能，前提是不会遇到信用额度。 如果每个设备设计有足够的缓冲区大小，则通常满足这一假设。 通道由两个差分信号对组成，一对用于接收数据，另一对用于发送。 在概念上，每条通道用作全双工字节流，在链路端点之间的两个方向同时传输8位“字节”格式的数据包。
基于已经广泛采用的M-PHY及其低功耗设计，移动PCIe允许PCI Express在平板电脑和智能手机中使用。 在早期开发中，PCIe最初被称为HSI（用于高速互连），并在最终确定其PCI-SIG名称PCI Express之前，将其名称更改为3GIO（第三代I / O）。 名为阿拉帕霍工作组（AWG）的技术工作组制定了该标准。 对于初稿，特设工作组只包括英特尔工程师; 随后特设工作组扩大到包括行业伙伴。
到目前为止，技术的初始数据速率已翻了三倍，但下一步是花费更长的时间。 PCI SIG声称，第四代PCI Express规范将于2017年完成，并将在这十年中实现。 新技术将使用新的连接器，并将是PCI Express的最后一个铜版本。 ExpressCard接口提供5 Gbit / s（0.5 GB / s吞吐量）的比特率，而Thunderbolt接口提供高达40 Gbit / s（5 GB / s吞吐量）的比特率。
於使用電力方面，每組管線使用兩個單向的低電壓差分訊號（LVDS）合計達到2.5 Gbit/s。 傳送及接收不同資料會使用不同的傳輸通道，每一通道可運作四項資料。 兩個PCIe裝置之間的連接成為「連結」，這形成1組或更多的傳輸通道。 這可以更好的提供雙向相容性（x2模式將用於內部介面而非插槽模式）。
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